|
|
Simulation of cryptographic algorithms using FPGA
Németh, František ; Mašek, Jan (oponent) ; Smékal, David (vedoucí práce)
Bachelor thesis is dealing with a cipher standard AES and with a design of encryption and decryption components for AES in special modes of operation. Programming language is VHDL. In theoretical part of thesis is a further descriptions of AES and behaviour of block cipher operation modes. Furthermore the brief description of VHDL, FPGA and NetCOPE framework is a piece of theoretical part as well. The practical part contains designs which are made in developing environment Vivado from Xilinx. Programmed modes of operation are ECB, CBC, CTR and CFB. Simulation outputs and synthesis results are summerized in tables.
|
|
|
Metody kompenzace nesymetrií kvadraturního demodulátoru
Povalač, Karel ; Valenta, Václav (oponent) ; Maršálek, Roman (vedoucí práce)
Kvadraturní modulátor (demodulátor) je používán ve vysílací (přijímací) části mnoha zařízení. Nežádoucí parametry mohou ovlivňovat amplitudu, fází nebo stejnosměrný offset modulátoru (demodulátoru). Kompenzování těchto nesymetrií bylo hlavním úkolem práce. Nejprve v prostředí MATLAB vznikly simulace těchto metod a dále byly zkoumány jejich výsledky. Následovala implementace těchto metod na programovatelný logický obvod pomocí programu Xilinx ISE. K tomuto účelu byla využita vývojová deska V2MB1000 s analogovým modulem Memec P160. V poslední fázi byly výsledky simulací podloženy praktickým měřením.
|
|
|
Jádro obvodu FPGA pro zobrazení dat na monitoru prostřednictvím portu VGA
Pišl, Adam ; Kováč, Michal (oponent) ; Kubíček, Michal (vedoucí práce)
Cílem tohoto projektu, je předvést studii možného řešení způsobu ovládání a využití počítačového monitoru připojeného k portu typu VGA řízeného standardizovanými řídícími signály generovanými obvodem typu FPGA. Jedná se o jádro hradlového pole, které je poté možné použít jako součást složitějšího designu a využít jej například pro komfortnější uživa-telské rozhraní. Projekt obsahuje řešení základní části obvodu generující standardní řídící signály a zobrazující text zadaný v ASCII kódu prostřednictvím sériového portu.
|
|
|
Development Board for 32-bit Microcontroller Atmel AT91SAM9261
Demín, Martin ; Slaný, Karel (oponent) ; Šimek, Václav (vedoucí práce)
Embedded hardware is very popular nowadays; we chose to design a board with AT91SAM9261 microcontroller with some standard and non-standard peripherals attached. As for the standard, common we have included audio port or a LAN controller. The non-standard, special is a 200k Xilinx FPGA. Using the FPGA, we may be able to achive higher throughput in some applications that are not very suitable for plain CPUs.
|
|
|
IP generátor mikroprocesorového systému
Kerber, Rostislav ; Tošovský, Petr (oponent) ; Kubíček, Michal (vedoucí práce)
Diplomová práce se týká programovacího jazyku VHDL, návrhového systému ISE Webpack a mikroprocesoru PicoBlaze. Popisuje základy jazyka VHDL a jeho použití. Dále je v práci popsán způsob práce s programem ISE Webpack. V práci jsou popsány nejběžnější periferie a je zde popsán také Picoblaze procesor s jeho parametry a realizace. Na konec je zde popsán IP generátor pro generaci komplexního FPGA návrhu s procesorem Picoblaze.
|
|
|
Vzorové úlohy ve VHDL
Huzlík, Petr ; Macho, Tomáš (oponent) ; Holek, Radovan (vedoucí práce)
Tato bakalářska prace navazuje na semestralní projekt a zabývá se jazykem VHDL a obvody FPGA a CPLD firmy Xilinx. Dále pak má tato práce za cíl popsat, jak zacházet s vývojovým prostředím WebPack, kde je popsáno jak realizovat nový projekt. Jsou zde popsány různé metody návrhu úlohy v tomto vývojovém prostředí. Nakonec jsou také uvedeny některé vzorové příklady ve VHDL.
|
|
|
Číslicové předzkreslovače pro linearizaci zesilovačů
Kroužil, Miroslav ; Valenta, Václav (oponent) ; Maršálek, Roman (vedoucí práce)
Tato práce popisuje číslicové předzkreslení v základním pásmu užité pro linearizaci zesilovačů. Nelinearita je jednou z nevýhod výkonových zesilovačů a její redukce je z mnoha ohledů užitečná. Práce popisuje chování systému, který obsahuje: Zdroj dat, reprezentovaný modulátorem QPSK nebo OFDM, předzkreslovač, výkonový zesilovač (model nelinearity) a výpočet nových koeficientů pro adaptaci předzkreslovače. Systém je simulován v prostředí MATLAB a Xilinx (simulační program ModelSim). V závěru práce jsou výsledky porovnány, popsány a komentovány.
|
|
|
Sběrnice PCI express modul logického analyzátoru
Juřík, Tomáš ; Macho, Tomáš (oponent) ; Valach, Soběslav (vedoucí práce)
Cílem této práce je implementace jednoduchého logického analyzátoru do hradlového pole připojeného k sběrnici PCI-Express. Dále jsou vytvořeny moduly čtyř čítačů pro generování testovacích dat. V práci je popisán princip funkce logického analyzátoru. Je také rozebrána vývojová vývojová karta Spartan-3 PCI Express Starter Kit a architektura hradlových polí Xilinx Spartan-3. Uvedeny jsou jednotlivé kroky vývoje součástí logického analyzátoru.
|
|
|
Úlohy s různým stupněm důležitosti při řízení motorů na platformě Zynq
Pamánek, David ; Veselý, Libor (oponent) ; Blaha, Petr (vedoucí práce)
Tato práce se zabývá problematikou vektorového řízení PMS motorů s využitím vývojové desky ZedBoard od firmy Xilinx, která obsahuje mikročip Zynq-7000. Dále je zde popsána práce s vývojovým prostředím Vivado a jeho součástmi. Ve zbylé části práce je popsána tvorba jednotlivých komponent v prostředí Vivado, které jsou následně spojeny do výsledné aplikace pro demonstraci vektorového řízení malého PMS motoru.
|
|
|
Implementace auto-negociace pro Ethernetové rozhraní o rychlostech 25-100 Gb/s
Válek, Vladislav ; Jedlička, Petr (oponent) ; Tomašov, Adrián (vedoucí práce)
Bakalářská práce se zabývá návrhem auto-negociační komponenty pro síťové karty řízené hradlovými poli. Funkce auto-negociace slouží pro dohodu parametrů síťového provozu mezi dvěma stranami síťového kanálu. Mezi dohodnutelné parametry patří komunikační rychlost, schopnost pozastavení provozu a schopnost provozovat Forward Error Correction (FEC). V úvodu jsou představeny vnitřní bloky architektury UltraScale+ společnosti Xilinx, kde je nejvíce pozornosti věnováno blokům GTY. Dále jsou představeny zásady klauzule 73, standardu IEEE 802.3-2018, jež popisuje mechanismus funkce auto-negociace. Návrh je proveden v jazyce VHDL pro linkovou komunikační rychlost 25~Gb/s a zahrnuje popis postupů a případných změn, které je nutno provést při implementaci zmíněné funkce na hradlových polích využívající vysokorychlostní transceivery. Následně byla funkčnost zapojení ověřena v simulacích, jejichž výsledky jsou poskytnuty rovněž v této práci. Na závěr bylo provedeno testování auto-negociační funkce obsluhované zde vytvořenou komponentou, pročež byla využita síťová karta řízená hradlovým polem Virtex 7 UltraScale+. Při testování bylo využito zavedení sond Integrated Logic Analyzer (ILA) do struktry návrhu. Dosažené výsledky testování, věnující se jak průběhu auto-negociace, tak procesům ve fyzické vrstvě, jsou zde náležitě okomentovány.
|
host ::
RSS.